数字集成电路设计(数字芯片是怎样设计出来的？)

数字芯片是怎样计划出来的？

芯片在我们的生存和事情中无处不在。比如，交通智能卡就嵌入了一颗带有微处理器、储存单位、芯片利用体系的芯片；而手机的主板则集成了数百颗芯片，有的卖力无线电收发、有的卖力功率扩大、另有的卖力存储照片和文件、处理音频，完成指纹、虹膜、面部的识别。固然，手机中最紧张，也是价格最昂贵的还属CPU，它是手机的控制中枢和逻辑盘算的中央，经过运转存储器内的软件及数据库来操控手机。

依据处理的信号典范不同，芯片可以分为数字芯片和模仿芯片。要制造出芯片，起主要完成芯片计划。本文将提要先容数字芯片计划的十大流程，以及各大流程中使用的主流EDA软件。

iphone13pro的A15芯片

芯片计划可以分为前端计划（即逻辑计划）和后端计划（即物理计划）。前端计划包含以下四个步调：

前端计划

（1）算法或硬件架构计划与分析

在明白芯片的计划需求之后，体系架构师会把这些市场需求转换成芯片的规格目标，构成芯片的Spec，也就是芯片的规格分析书。这个分析书会具体形貌芯片的功效、功能、尺寸、封装和使用等外容。

体系架构师会依据芯片的特点将芯片内里的规格使用区分出来，方案每个局部的功效需求空间，建立不同单位间联合的办法，同时确定计划的全体朝向。这个步调对之后的计划起着至关紧张的作用，地区区分不够的，无法完成该地区内的功效完成，会招致之前的事情全部推翻重来。计划出来的东西，必需可以制造出来，以是芯片计划必要与产业链后端晶圆的制造和封装测试环节严密互助，工程师不仅必要思索工艺对否可以完成相应电路计划，同时必要整合产业链资源确保芯片产物的及时需求。这里的算法构建会用到编程言语（MATLAB，C++， C，System C, System Verilog等），关于不同典范的芯片，工程师们会有不同的偏好选择。

（2）RTL code（Register Transfer Level，存放器传输级）完成

由于芯片的计划极度繁复，计划职员并不在晶体级举行计划，而是在更高的笼统层级举行计划。RTL完成果是依据第一步的架构计划后果，转化为Verilog HDL或VHDL言语，这两种言语是天下上最盛行的两种硬件形貌言语，以文本情势来形貌数字体系硬件的布局和举动的硬件编程言语，可以用于表现逻辑电路图、表达式等逻辑输入。以是，可以了解为上一步是统筹方案，第二步是具体去完成，计划工程师们经过敲一行行代码，去完成电路的功效。输入后果转化为Verilog HDL或VHDL言语。

（3）编码反省与分析

这一步就是反省代码有没有错误，确保代码不会显现什么歧义招致完成后果和计划目标不一律。寻常来说，最常用的编码反省东西就是Synopsys的Spyglass，这个东西最主要反省的内容有两个,一个是Lint反省，一个是CDC (Clock Domain Crossing，跨时钟域)反省。Lint反省不仅可以检测出很多编译器编译历程中的错误，还可以关联很多文件举行错误的反省和代码分析；CDC反省则是对电路计划中同步电路计划的反省，在大型电子电路计划中，计划职员很难计划出整个大型的同步电路，而只能依据电路逻辑功效，区分为多个同步电路局部，由不同的时钟域控制。这些局部约莫存在堆叠，这会招致堆叠局部的触发器形态厘革不克不及在一致的时钟作用下完成，从而招致电路显现亚稳态。电路显现亚稳态会让组合逻辑电路输入形态不成预知，乃至产生忽然的跳变，因此必要举行CDC反省。

SPYGLASS截图，图片源自网络

（4）功效验证

这一步是验证芯片计划与预定的计划需求对否切合的紧张步调，主要是验证电路计划逻辑功效的准确性，而非电路的物理特性（后方的步调会讲到物理验证）。数字仿真器是数字集成电路逻辑功效验证的主要伎俩。

随着超大范围集成电路的高速提高，高功能数字仿真器以前成为数字集成电路计划与验证中必备的一环。比年来数字仿真器武艺提高很快，当今主流数字仿真软件可以支持数十亿晶体管范围的超大范围集成电路的逻辑功效举行高效准确的仿真验证。为了确保芯片的安定性，这个阶段的历程时间会持续数月。EDA工程师常用的EDA东西是Mentor（西门子EDA）的Modelsim、Synopsys的VCS和Candence 的NC-Verilog。

功效仿真验证

在整个芯片计划流程中的地点（黑体）

后端计划

（5）逻辑综合（Synthesis）

从这一步开头，就进入芯片计划的后端计划（物理计划）阶段了。主要卖力将RTL code转换为实践后端使用的Netlist（网表,包含了RTL中一切的逻辑信息，以及散伙傅立叶变动、门控时钟和I/O等）。网表的质量对芯片的布局布线事情起到决定性作用。该历程必要思索工艺的电特性和物理特性等要素，要尽约莫做到Performance(功能)、Power（功耗）和Area（面积）的PPA优化。Synthesis的质量在一定水平上取决于综合软件的功能，业界盛行的两个逻辑综合东西是Synopsys的Design Compiler和Cadence的Genus，综合工程师的一个基本要求便是熟稔地把握两个东西的使用办法。

国表里布局布线东西厂商

（6）布局布线（PD）

布局布线是数字后端中占比最大的事情，主要就是把网表转化成GDSII流格式（这是一种用于集成电路图版的数据转换的标准数据文件库格式，此中含有集成电路图版中的平面的几多外形、文本或标签等有关信息，由条理布局构成），确定种种功效电路的摆放地点。PD的步调包含Floorplan（布局方案）、Place（功效电路的摆放）、CTS（时钟综合）、Optimize（优化）、Route（布线）和ECO(工程变动)等，确保各个模块满意时序和物理制造的要求。这个步调是后端计划中最中心的事情。布局布线对东西的依托水平较强，并且东西利用相对来说较为繁复。业界较为常用的是Cadence的Innovus和Synopsys的ICC。

国表里布局布线东西厂商

Leplace图形界面

（7）静态时序分析（STA）

STA（Static Timing Analysis，静态时序分析）是芯片后端计划中的紧张步调。芯片上有海量的极度弱小的金属元器件，这些元器件的轻重不一，经过引线流过这些元器件的延时会有不同,由于元器件过于弱小，芯片的布局布线一定会遭到这些不同轻重元器件和之间引线的种种限定，而静态时序分析则是模仿种种元器件间的互联和种种不同情况的仿真，找出存在的种种成绩。

静态分析必要确保芯片计划中一切的途径，满意内里时序单位对创建时间和坚持时间的计划要求。也就是说无论信号的出发点是什么，信号都可以被及时地转达到该途径的尽头。同时，也要满意电平跳变时间、电容、噪声、等要求。STA必要订定整个芯片的时序束缚束缚文件，选择芯片必要Signoff（签发）的Corner（事情范围）以及全芯片的Timing(时序) ECO流程，这个步调的难度要求很高。STA阶段使用较广的是Synopsys的Primetime和Cadence的Tempus软件。值得一提的是国内鸿芯微纳的ChimeTime，它是一种静态时序签核东西，提供了SPICE仿真精度的签核后果。

（8）物理验证

物理验证也是流片（即试消费）前的一项紧张事项。假如物理验证有错，那芯片消费就会失败。在布局布线东西中，真正的物理验证必要反省到器件底层。因此，物理验证必要将金属层和底层金属兼并到一同，举行全芯片的DRC（计划端正反省）。同时，还必要做全芯片的LVS（图版与原理图一律性反省），ERC（电气端正反省），确保芯片没有违反任何物理计划端正。物理验证的主要东西在Mentor（西门子EDA）的Calibre中举行，Calibre也是业界标准的物理验证东西。

（9）功耗分析（PA）

功耗分析也是芯片签发的紧张步调，功耗分析的两大职责是分析IR drop（电压降）和EM（电迁徙）。及时将后果反应给布局布线职责组，让他们及时修正后端计划图，处理计划中潜伏的成绩。功耗分析常用的软件有Ansys公司的Redhawk，以及Cadence公司的Voltus和Synopsys公司的Ptpx。

（10）时序仿真

该步调是对芯片实践事情时的形态举行仿真，即后仿真，来验证功效对否正常。时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的举动举行实践评价。时序仿真使用的仿真器和上述第四步的功效仿真使用的仿真器是相反的，区别在于功效仿真是在布线行举行，仅仅眷注输入和输入的逻辑干系对否准确，不思索时间延时信息；而时序仿真是在布线后举行，不仅眷注输入和输入的逻辑干系对否准确，同时还盘算了时间延时信息。

总结下去，数字芯片的前端计划是逻辑计划，用逻辑电路完成其预期的功效。后端局部则是对前端计划的物理完成。芯片计划完成后，Fabless（芯片计划）公司寻常会将计划后果以GDSII格式纪录的电路图版数据交给Foundry（芯片代工场）举行Tape-out（流片）了，也就是试消费。

为什么会叫Tape-out呢？由于在上世纪七八十年代，芯片的计划数据都是写到磁带大概胶片里传给工场，计划团队将数据写入磁带叫Tape in，工场读取磁带的数据叫Tape out，固然随着科技的提高，主动化集成电路图版东西软件早已代替了磁带，但是这个叫法不休相沿下去了。当Tape out完成后，芯片就可以正式开头消费了。

由于芯片的流片破费宏大，因此芯片的可靠性和可制造性，必要尽约莫在计划阶段就能确保。主流EDA软件的验证和仿真功效十分完满，可以经过在各个阶段不休地举行验证仿真，变小在流片中的错误，低落流片的本钱，确保芯片的可靠性。

芯片计划十分专业，每一个计划阶段触及到的种种软件品种多样，固然举世EDA软件市场仅多数百亿美元的范围，但是它撬动的是万亿美元级的集成电路市场，因此，EDA软件产业具有紧张的战略意义。

如今，我国高速器重提高产业软件，国产EDA软件迎来了提高的春天，我国的EDA市场正在全盘发力，涌现出华大九天、概伦电子、广立微、九同方、上海立芯、芯华章、芯愿景和鸿芯微纳等着名品牌。固然EDA范畴的“卡脖子”成绩对我国高端芯片的计划与制造产生了较大影响，但同时也为国产EDA软件厂商带来更大的市场时机。经过更多芯片计划、制造和封装测试企业在实践中的使用，不休为国产EDA软件反应使用需求和软件改良需求，将敏捷提升我国EDA软件的武艺水平。

泉源：智造苑